基于FPGA的智能误码测试仪
基于FPGA的智能误码测试仪 关键词：误码仪 ＦＰＧＡ 位同步 锁相环 ｍ序列 在实际工作中，常常需要误码仪能测试多种信道。但是目前市面上所销售 的误码仪大多只能测试电信部门的标准通信信道，低速以一、二次群为主，高速 可达ＳＤＨ信道速率；且价格昂贵、体积偏大，不能用于测试实际工作中大量存 在的专用信道或自行架设的信道。这类信道多为水文监测、气象预报等特殊用途 而设计，一般对传输系统的可靠性要求较高。
本文所介绍的智能误码仪在设计时特别考虑了这类信道的测试要求。它结 合ＦＰＧＡ及单片机的结构特点进行编程，可在较宽的速率范围内（１５０ｂｉ ｔ／ｓ～２．０４８Ｍｂｉｔ／ｓ）实现智能位同步和快速码序列同步。用户不 仅可以从ＬＣＤ上了解信道的误码情况，还可以通过仪器与ＰＣ机连接，在个人 电脑上看到某段时间内的误码率折线图和其它误码信息，并以此来了解系统的误 码发生情况。为了便于在无人值守的情况下进行误码测试，该误码仪内置了大容 量的Ｅ２ＰＲＯＭ，可以保存被测系统最后４０００次的误码事件（包括时间及 误码率大小）。由于设计时采用了ＦＰＧＡ、单片机等大规模集成电路，该误码 仪不仅体积小巧（采用贴片元件时仅香烟盒大小），而且成本低廉、功能强大， 具有较高的实用价值和市场价值。
１ 误码仪总体框图及误码测试原理 １．１ 误码仪整体结构 图１是该误码仪的整体设计框图。
ｍ序列发生模块的主要功能是根据用户的速率要求产生测试序列——ｍ 序列。实际设计时，采用ＣＣＩＴＴ建议的用于低速数据传输设备测试误码的ｍ 序列，其特征多项式为Ｘ９＋Ｘ５＋１，周期为５１２。在外部附件的支持下， 它还可以进行多种码型变换和调制解调。
位同步模块的主要功能是从传来的码元中提取位同步信息——码元时钟 并将这一时钟提供给本地序列同步模块，以便在本地恢复出与测试序列同步的 检验序列。
序列比较模块用于比较检验序列与测试序列的一致性。通过比较就能知道经过被测信道传输后测试序列中有多少码元产生了错误，并以此评估被测信道的 性能。由于ｍ序列是周期序列，所以测试序列与检验序列的比较必须在周期的同 一位置开始进行（即同相）。这也是本地序列同步模块的另一项重要功能。完成 了序列比较后，序列比较模块将实时地把传输的总码元数和误码数传送给单片机。
单片机是整个误码仪的核心，它根据用户的选择控制各模块的正常工作， 并根据各模块提供的状态向用户发出误码事件、状态告警、故障提示等信息。在 加电时对ＦＰＧＡ进行配置也是单片机的一项重要任务。实际设计时选用了性价 比极高的ＦＰＧＡ——Ａｌｔｅｒａ公司的ＦＬＥＸ１０Ｋ１０。该器件的配置 文件有１５Ｋ字节，因此选用了大容量的通用单片机ＡＴ８９Ｃ５５。存储器及 时钟为用户查询误码信息提供了方便，为了简化电路设计，选用了Ｉ２Ｃ总线方 式的Ｅ２ＰＲＯＭ（２４ＬＣ１２８）和专用时钟芯片（ＰＣＦ８５６３）。
１．２ 主要模块特点 在设计该误码仪时，根据ＦＰＧＡ的结构特点进行编程，采用了独特的算 法，使该误码仪中位同步模块和本地序列同步模块具有较强的智能处理能力。
位同步模块可自适应地提取并跟踪位同步时钟。由于误码仪需要对多种非 标准信道进行测试，因此它必须能在较宽的速率范围内工作。在位同步模块中采 用了新型数字锁相算法，使该误码仪能在不知道发端发送速率的情况下对信号进 行快速而准确的位同步处理。在单片机的配合下，还可向用户提供无信号提示、 失步告警等多种信息。
本地序列同步模块可实现快速序列同步。完成位同步后，误码仪还需进行 序列同步。为了减少序列同步的时间，设计了快速序列同步算法，使误码仪能在 不知道发送端ｍ序列发生器初始状态的情况下进行快速盲同步，并提供序列失步 告警和序列失步后快速恢复功能。因此，该误码仪不仅可以用于对信道进行闭环 测试，而且还能方便地进行开环测试。
１．３ 误码仪基本测试过程 ｍ序列发生模块首先根据用户的速率要求发送测试序列。该序列经过被测 信道传输后到达接收端，并送入位于ＦＰＧＡ内的位同步模块。位同步模块恢复 码元时钟成功后，会将这一时钟送至其它模块，并通知单片机位同步成功。其它 模块利用本地时钟完成检验序列恢复、同步及比较，并由此得到误码信息：误码数和总码数。该信息实时传送给单片机后，单片机每隔１秒进行一次误码率的计 算，并将具体日期、时间和误码率大小显示在ＬＣＤ上。如果误码率大于０则认 为发生了一次误码事件，单片机会将此事件发生的时间和误码率的大小记录在储 存器内，并通过ＲＳ２３２串口上传至ＰＣ机。
２ 核心部分设计 ＦＰＧＡ中的位同步模块和序列同步模块是实现误码仪的关键。这两个模 块设计得好坏直接影响着误码仪的整体性能。同时，误码仪智能能力的实现也离 不开单片机的有效工作。
２．１ 位同步模块 实际应用中，由于不同的被测信道采用不同的技术，因此其传输方式、传 输速率、复杂程度都各不相同。这就要求误码仪中的位同步模块具有较强的适应 能力。一般常见的同步方法如插入导频法、滤波法等都无法满足信道多变的要求 ５ 。为此，根据数字锁相环的基本原理并结合ＦＰＧＡ的结构特点，研究了 一种自适应的智能锁相算法，该算法可使误码仪在较宽的速率范围内对信号时钟 进行智能提取和跟踪，具有较高的实用价值。
图２是该位同步模块的结构框图。为了使接收端能快速、准确地提取码元 时钟，发送端在发送ｍ序列前应先发送一定数量的０１０１序列（见图３中的Ｓ １），其中“０”和“１”的宽度与单个码元宽度相同。在接收端预先不知道信号单 个码元宽度（即码元时钟）的情况下，位同步模块首先进行码元宽度检测。这一 工作主要由码元宽度计数器完成。该计数器在高速全局时钟驱动下分别对信号中 的“０”、“１”电平进行宽度计数。
由于发送的是０１０１序列，因此码元宽度计数器的计数值Ｎ将保持在一 定阈值范围内，这一Ｎ值表示了发来信号码元宽度相当于Ｎ个全局时钟宽度。由 此，位同步模块便获得了发来信号的单个码元宽度信息。之后，位同步模块在传 输信号的上升沿或下降沿启动本地Ｎ计数器，产生与发端信号同频的本地时钟Ｓ ２。Ｓ２经过一个定值延时器延时Ｎｘ个全局时钟宽度后，得到信号Ｓ３。Ｓ３ 与Ｓ１在鉴相器中进行异或门鉴相，其结果为Ｓ４。由图３可见，若Ｓ４中高电 平宽度等于Ｎｘ个全局时钟宽度，则本地时钟Ｓ２与发端时钟Ｓ１同相。若Ｓ４ 中高电平宽度大于Ｎｘ，则本地时钟滞后，反之则超前。由此得到了本地时钟超 前或滞后的信息。控制器根据这一信息对本地Ｎ计数器进行加、扣脉冲操作，使得本地时钟与发端时钟保持同相。
图4 序列同步模块框图 在ｍ序列中，连０、连１的情况很多，为了防止鉴相器在此期间误操作，设 计了判别及控制电路，在信号出现连０或连１时使鉴相器不操作，让本地Ｎ计数 器始终以Ｎ为计数值计数。采用这种同步方法后，不仅误码仪同步适应范围加宽， 而且本地恢复时钟的精度也仅与全局时钟有关，而与发端信号速率无关。实际测 试证实，在信号存在５０个连０时，位同步模块仍能正常工作。
２．２ 序列同步模块 前面已经提到，ｍ序列是周期序列，测试序列和检验序列的比较应以周期 内的同一位置作为起点。因此，在序列比较前应首先进行序列同步。常见的序列 同步方法有：滑动相关捕捉法、序列相关捕捉法、ＳＡＷ器件捕捉法等 ６ 。
这些方法都是利用序列的相关特性进行同步的，存在着结构复杂、同步时间较长 等缺陷，不适合用ＦＰＧＡ实现。为了使误码仪能在不知道发送端序列发生器初 始状态的情况下进行快速盲同步，在实际设计中采用了开关门ｍ序列同步算法 ７ 。其原理框图如图４所示。
在初始状态下，开关Ｋ置于Ｂ位置，发端送来的测试序列在完成位同步后 移位送入寄存器ａｎ－１…ａ０。存满后，开关Ｋ置于Ａ位置。寄存器ａｎ－１ …ａ０和模二加法器在本地时钟的驱动下产生出检验序列。由于ｍ序列的下一存 储器状态组合仅取决于当前的状态组合，因此，如果最初的９个接收码元是正确 的，则随后产生的所有码元都是与测试序列相同和同步的。之后，测试序列与检 验序列需要进行一次相关比较，如在若干个（如５个）码元周期内其相关值超过 阈值，则可认为两序列同步，否则需要重新进行同步操作。
采用这一方法后，序列同步时间大大缩短，有利于进行快速测试。
２．３ 单片机软件的设计 单片机在误码仪中承担着控制核心的作用。其实际工作流程如图５所示。
仪器加电复位后单片机首先配置ＦＰＧＡ。配置成功后，单片机等待用户 的键盘指令并确定测试模式和速率。根据用户的选择，单片机将及时地调整ＦＰＧＡ内各模块的工作参数。用户选择测试开始后，单片机首先检测ＦＰＧＡ中位 同步模块是否工作正常。根据位同步模块的工作情况，单片机可向用户发出无信 号及失步告警，提示用户检查线路。位同步成功后，单片机每隔１秒读取一次误 码数据并进行分析计算。若误码率大于０．５，则认为序列同步失败，单片机要 求序列同步模块重新进行同步操作。若连续３秒同步无效，则认为位同步失效， 单片机将发出失步告警，并提醒用户发送端速率可能已改变或信道干扰严重。在 此期间，误码率的显示和存储都不受影响。
在发生误码事件后，单片机会及时地通过Ｉ２Ｃ总线将其存储于外部Ｅ２ ＰＲＯＭ中，并及时上传ＰＣ机。用户可通过ＬＣＤ实时地了解误码测试情况， 并在测试中随时查询存储器中的误码信息。
３ 误码仪的扩展和再升级 智能误码仪的设计和开发面向的是多种传输信道。为了适应不同信道的传 输方式，设计了大量的外部接口配件，每一种配件提供了不同的码型变换（ＨＤ Ｂ３等）和信号调制解调方式（ＦＳＫ等）。用户可以根据实际测试需要进行选 择。采用这种灵活的配置方式后，用户不仅降低了使用成本，而且提高了测试的 针对性。
近几年来，“虚拟仪器”技术逐渐成熟，让ＰＣ机直接配置或部分控制ＦＰ ＧＡ不仅可以减轻单片机的工作负担，而且可以通过修改ＰＣ机上的软件实现对 专用信道测试功能的优化。本文所介绍的误码仪在开发时已注意在这方面留下足 够的拓展空间，只要开发出更为复杂的ＰＣ机客户端服务程序，无需改动现有的 设备就能实现在ＰＣ机上进行误码测试操作。
本文所介绍的智能误码仪采用大规模可编程集成电路作为核心，具有体积 小巧、成本低廉、性能优异、可拓展能力强的特点。尤其是ＦＰＧＡ中的自适应 位同步模块和快速序列同步模块设计独特、功能完善，具有较高的应用价值。随 着该误码仪外部设备的不断完善和改进，它将向更多的专业用户提供更全面更优 质的支持与服务。