低功耗模拟前端的电路设计
低功耗模拟前端的电路设计 超低功耗、高集成的模拟前端芯片MAX5865是针对便携式通信设备 例 如手机、PDA、WLAN以及3G无线终端 而设计的,芯片内部集成了双路8位接收 ADC和双路10位发送DAC,可在40Msps转换速率下提供超低功耗与更高的动态 性能。芯片中的ADC模拟输入放大器为全差分结构,可以接受1VP-P满量程信号;而DAC模拟输出则是全差分信号,在1.4V共模电压下的满量程输出范围为400mV。
利用兼容于SPITM和MICROWIRETM的3线串行接口可对工作模式进行控制,并 可进行电源管理,同时可以选择关断、空闲、待机、发送、接收及收发模式。通 过3线串口将器件配置为发送、接收或收发模式,可使MAX5865工作在FDD或 TDD系统。在TDD模式下,接收与发送DAC可以共用数字总线,并可将数字I/O的数 目减少到一组10位并行多路复用总线;而在FDD模式下,MAX5865的数字I/O可以 被配置为18位并行多路复用总线,以满足双8位ADC与双10位DAC的需要。
1 MAX5865的工作原理 图1所示为MAX5865内部结构原理框图,其中,ADC采用七级、全差分、流 水线结构,可以在低功耗下进行高速转换。每半个时钟周期对输入信号进行一次 采样。包括输出锁存延时在内,通道I的总延迟时间为5个时钟周期,而通道Q则为 5.5个时钟周期,图2给出了ADC时钟、模拟输入以及相应输出数据之间的时序关系。
ADC的满量程模拟输入范围为VREF,共模输入范围为VDD/2±0.2V。VREF为 VREFP与VREFN之差。由于MAX5865中的ADC前端带有宽带T/H放大器,因 此,ADC能够跟踪并采样/保持高频模拟输入 奈魁斯特频率 。使用时可以通过 差分方式或单端方式驱动两路ADC输入 IA+ QA+ IA-与QA- 。为了获得最 佳性能,应该使IA+与IA-以及QA+与QA-间的阻抗相匹配,并将共模电压设定为电 源电压的一半 VDD/2 。ADC数字逻辑输出DA0~DA7的逻辑电平由OVDD决 定,OVDD的取值范围为1.8V至VDD,输出编码为偏移二进制码。数字输出 DA0~DA7的容性负载必须尽可能低 15pF ,以避免大的数字电流反馈到 MAX5865的模拟部分而降低系统的动态性能。通过数字输出端的缓冲器可将其 与大的容性负载相隔离。而在数字输出端靠近MAX5865的地方串联一个100Ω电 阻,则有助于改善ADC性能。
MAX5865的10位DAC可以工作在高达40MHz的时钟速率下,两路DAC的 数字输入DD0~DD9将复用10位总线。电压基准决定了数据转换器的满量程输出。
DAC采用电流阵列技术,用1mA 1.024V基准下 满量程输出电流驱动400Ω内部电阻可得到±400mV的满量程差分输出电压。而采用差分输出设计时,将模拟输出 偏置在1.4V共模电压,则可驱动输入阻抗大于70kΩ的差分输入级,从而简化RF正 交上变频器与模拟前端电路的接口。RF上变频器需要1.3V至1.5V的共模偏压,内 部直流共模偏压在保持每个发送DAC整个动态范围的同时可以省去分立的电平 偏移设置电阻,而且不需要编码发生器产生电平偏移。图2(b)给出了时钟、输入数 据与模拟输出之间的时序关系。一般情况下,I通道数据 ID 在时钟信号的下降 沿锁存,Q通道数据 QD 则在时钟信号的上升沿锁存。I与Q通道的输出同时在时 钟信号的下一个上升沿被刷新。
3线串口可用来控制MAX5865的工作模式。上电时,首先必须通过编程使 MAX5865工作在所希望的模式下。利用3线串口对器件编程可以使器件工作在关 断、空闲、待机、Rx、Tx或Xcvr模式下,同时可由一个8位数据寄存器来设置工作 模式,并可在所有六种模式下使串口均保持有效。在关断模式下,MAX5865的模拟 电路均被关断,ADC的数字输出被置为三态模式,从而最大限度地降低了功耗;而 空闲模式时,只有基准与时钟分配电路上电,所有其它功能电路均被关断,ADC输 出被强制为高阻态。而在待机状态下,只有ADC基准上电,器件的其它功能电路均 关断,流水线ADC亦被关断,DA0~DA7为高阻态。
图2 2 MAX5865的典型应用 nbs 图3所示是MAX5865工作在TDD模式的应用电路,该方案提供了完整的 802.11b射频前端解决方案。由于MAX5865的DAC采用共模电压为1.4V的全差分 模拟输出,而ADC具有较宽的输入共模范围,可以直接与RF收发器接口,因此可省 去电平转换电路所需要的分立元件和放大器。同时,由于内部产生共模电压免除 了编码发生器的电平偏移或由电阻电平偏移引起的衰减,DAC保持了全动态范围。
MAX5865的ADC具有1VP-P满量程范围,可接受VDD/2 ±200mV 的输入共模电 平。由于可以省去分立的增益放大器与电平转换元件,因此简化了RF正交解调器 与ADC之间的模拟接口。
3 设计注意事项 3.1 系统时钟输入(CLK)MAX5865芯片的ADC与DAC共享同一CLK输入,该输入接受由OVDD设 定的CMOS兼容信号电平,范围为1.8V至VDD。由于器件的级间转换取决于外部 时钟上升沿和下降沿的重复性,因此,设计时应采用具有低抖动、快速上升和下降 (2ns)的时钟。特别是在时钟信号的上升沿进行采样时,其上升沿的抖动更应尽可 能地低。任何明显的时钟抖动都会影响片上ADC的SNR性能。
实际上,欠采样应用对时钟抖动的要求更严格,由于此时有可能将时钟输入 作为模拟输入对待,因此,布线时应避开任何模拟输入或其它数字信号线。
MAX5865的时钟输入工作在OVDD/2电压阈值下,能接受50%±15%的占空比。
3.2 基准配置 MAX5865内部具有精密的1.024V内部带隙基准,该基准可在整个电源供电 范围与温度范围内保持稳定。在内部基准模式下,REFIN接VDD时的VREF是由内 部产生的0.512V。COM、REFP、REFN均为低阻输出,电压分别为VCOM=VDD/2、 VREFP=VDD/2+VREF/2、VREFN=VDD/2-VREF/2。分别用0.33μF电容作为REFP、 REFN与COM引脚的旁路电容,并用0.1μF电容将REFIN旁路到GND。
在外部基准模式下,在REFIN引脚一般应施加1.024V±10%的电压。该模式 下,COM、REFP与REFN均为低阻输出,电压分别为VCOM=VDD/2、 VREFP=VDD/2+VREF/4、VREFN=VDD/2-VREF/4。可分别用0.33μF电容作为 REFP、REFN与COM引脚的旁路电容,并用0.1μF电容将REFIN旁路到GND。在该 模式下,DAC的满量程输出电压和共模电压均与外部基准成正比。例如,若 VREFIN增加10%(最大值),则DAC的满量程输出电压也增加10%或达到±440mV, 同时共模电压也将增加10%。
3.3 输入/输出耦合电路 通常,MAX5865在全差分输入信号下可提供比单端信号更好的SFDR与 THD性能,尤其是在高输入频率的情况下。在差分模式下,当输入 IA+、I-A-、 QA+、QA- 对称时,偶次谐波会更低,并且每路ADC输入仅需要单端模式信号摆幅 的一半。而通过非平衡变压器可为单端信号源至全差分信号的转换提供出色的 3.4 线路板布线 MAX5865需要采用高速电路布线设计技术,电路布局可以参考MAX5865 评估板数据资料。所有旁路电容应尽可能靠近器件安装,并与器件位于电路板的同侧,同时应该选用表贴器件以减小电感。可用0.1μF陶瓷电容与2.2μF电容并联, 以将VDD旁路到GND;也可用0.1μF陶瓷电容与2.2μF电容并联将OVDD旁路到 OGND;同时分别用0.33μF陶瓷电容将REFP、REFN与COM旁路到GND;而用0.1μF 电容将REFIN旁路到GND。
通过具有独立地平面与电源平面层的多层板可以获得最佳的信号完整性。
模拟地(GND)与数字输出驱动地(OGND)应采用独立的地平面,并分别与器件封 装上的物理位置相匹配,MAX5865裸露的背面焊盘接到GND平面,两个地平面应 单点相连,以使噪声较大的数字地电流不会影响模拟地平面。两个地平面之间空 隙上的一点通常是单点共地的最佳位置,可以用一个低阻值的表贴电阻(1Ω至5Ω)、 磁珠或直接短路来完成该连接。如果该地平面与所有噪声较大的数字系统地平面 如后续输出缓冲器或DSP地平面 充分隔离,也可以使所有接地引脚共享同一个 地平面。此外,高速数字信号布线应远离敏感的模拟信号布线,以确保模拟输入与 相应的转换器隔离,减小通道间的串扰。同时应确保所有信号引线尽可能短,并应 避免90°转角。